quartus II
Publicado por carmina (1 intervención) el 02/07/2008 10:14:33
Hola, he implementado un sumador ripple carry de 16 bits en VHDL y lo he simulado con el quartus II de Altera.
Este sumador consta consta de 16 sumadores de 1 bit (puertas and, or y xor) de manera que la salida del carry de cada sumador es la entrada de carry del siguiente.
Pues bien el problema es que cuando compilo, al hacer el place & route el programa me pone unos sumadores en un lado de la FPGA y otros en otro lugar con lo cual hay unos retardos que no puedo controlar debido a la distancia entre los sumadores.
¿puedo modificar la posicion de los sumadores y ponerlos donde yo quiera?o mejor ¿antes de compilar puedo poner alguna restricción con respecto a la zona de rutado y emplazamiento?
Gracias
Este sumador consta consta de 16 sumadores de 1 bit (puertas and, or y xor) de manera que la salida del carry de cada sumador es la entrada de carry del siguiente.
Pues bien el problema es que cuando compilo, al hacer el place & route el programa me pone unos sumadores en un lado de la FPGA y otros en otro lugar con lo cual hay unos retardos que no puedo controlar debido a la distancia entre los sumadores.
¿puedo modificar la posicion de los sumadores y ponerlos donde yo quiera?o mejor ¿antes de compilar puedo poner alguna restricción con respecto a la zona de rutado y emplazamiento?
Gracias
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