PDF de programación - VHDL - Modelado de circuitos lógicos digitales en Active HDL 5.1

Encuentro de Investigación en IE, 5 — 7 de Abril, 2006

Encuentro de Investigación en Ingeniería Eléctrica
Zacatecas, Zac, Abril 5 — 7, 2006



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VHDL – Modelado de circuitos lógicos

digitales en Active HDL 5.1

Iliana Marlen Meza Sánchez, Miguel Ángel Porta García, Perla Saldívar,

Oscar Montiel, Roberto Sepúlveda, Roberto Herrera Charles

Instituto Politécnico Nacional

Centro de Investigación y Desarrollo de Tecnología Digital,

Ave. del Parque 1310 Mesa de Otay, Tijuana B.C. 22510.

TEL: +(664)6231344

correo-e: [email protected], [email protected], [email protected], [email protected],

[email protected], [email protected]

puede

en

implementarse


Resumen — El objetivo principal de este trabajo es
proporcionar una metodología para modelar circuitos
digitales usando el
lenguaje para descripción del
hardware VHDL. El trabajo está basado en el programa
Active HDL 5.1, el cual posee la ventaja de que el código
sintetizado
distintos
componentes de alta escala de integración de diversos
fabricantes. Se utilizan ejemplos de diseño para
comentar las distintas herramientas que este programa
proporciona.

Abstract — The aim of this work is to present a
methodology
the
hardware description language named VHDL. This
work is based in the use of Active HDL 5.1, which has
the capacity of implementing synthesizable code in many
different high scale integration components of diverse
manufacturers. Design examples of digital circuits are
also included to exemplify the tools which are integrated
in this software.


to model digital circuits using

Palabras clave — Active HDL, Código sintetizable,

Simulación, VHDL.



I. INTRODUCCIÓN

A

CTIVE HDL 5.1 es un software basado en
lenguaje VHDL y Verilog que nos permite
realizar simulaciones de diversos sistemas, es un
ambiente completo y totalmente integrado para el
diseño y la verificación de diseños digitales [1].


El enfoque de este trabajo es la implementación de
circuitos lógicos digitales en VHDL para efectuar la
simulación de circuitos y consta de siete secciones. En
la sección II se llevará a cabo un análisis de la
estructura general de la codificación en VHDL, en la
sección III se presenta una metodología para el
modelado de circuitos lógicos digitales, en la sección
IV se presentará la interfaz gráfica así como la
descripción y definición de
las características
principales de los asistentes que conforman esta
herramienta de diseño. En la sección V se darán
ejemplos del modelado de circuitos digitales, en la
sección VI se presentarán las opciones de simulación
que integra Active HDL 5.1. Finalmente en la sección
VII se presentan las conclusiones de éste artículo de
enfoque didáctico.

II. LENGUAJE DE DESCRIPCIÓN DE

HARDWARE

VHDL es el acrónimo de Very High Speed Integrated
Circuit Hardware Description Language, el cual es
un lenguaje de programación aplicado a la descripción
de circuitos lógicos y su implementación en SIC’s
(Specific
(Field-
Programmable Gate Array) y circuitos digitales
convencionales [2], de acuerdo a su función, al
comportamiento del flujo en sus datos o bien a su
estructura.

Integrated Circuits), FPGA’s

Aunque VHDL
su
implementación en lenguajes de propósito general, es

fué diseñado para

no

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se

VHDL
encuentran basadas en dos factores [6]:

sintetizable. Las

sea

restricciones

• Los elementos VHDL adecuados para la
simulación no pueden sintetizarse porque no
existe un hardware equivalente para su
implementación. Por
ejemplo: Valores
iniciales, retrasos de señales, etc.

• Restricciones basadas en las capacidades de

las herramientas de síntesis.

En las Figuras 2 y 3 es posible observar un ejemplo de
código sintetizable y no sintetizable.



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posible diseñar algoritmos con este lenguaje, la
mayoría de su sintaxis deriva del lenguaje Ada [3].

VHDL fue diseñado para satisfacer numerosas
necesidades en el proceso de diseño. Es posible
realizar la especificación de las funciones para los
diseños mediante el uso de un
lenguaje de
programación pero sobre todo posee la capacidad de
simular el diseño antes de su fabricación, dando así a
los fabricantes la posibilidad de comparar alternativas
y realizar pruebas correctivas sin el retraso y el costo
que
la construcción de prototipos del
implica
hardware [4].

El modelado de circuitos en VHDL se basa
principalmente en la definición de arquitecturas que
representan a cada una de las estructuras que pueden
aplicarse al diseño de circuitos. A partir de esto es
posible la declaración de entidades y sus respectivos
componentes para llevar a cabo la simulación.

Para realizar la simulación en VHDL del diseño de un
circuito se necesita de tres procesos fundamentales:
Compilación, Elaboración y Simulación. El esquema
completo se muestra en la Figura 1.



Figura 2. Código sintetizable



Figura 1. Compilación, Elaboración y Simulación de

Código VHDL [5].

Obsérvese que la generación de código intermedio y
el uso de bibliotecas entre la compilación y la
simulación tienen similitud a los pasos del desarrollo
en lenguajes de programación típicos.

A. Código sintetizable y no sintetizable

Debido a la estandarización de VHDL, también se
utiliza como un lenguaje descriptivo de los datos de
entrada a herramientas de síntesis. Dentro del
contexto de herramientas de software y VHDL, la
síntesis es un método automático de una conversión
de una abstracción de alto nivel en una de bajo nivel
[6]. El principal problema que surge cuando se
pretende el uso de herramientas de síntesis es
consecuencia de las restricciones propias de VHDL,
provocando que sólo un subconjunto de elementos de

Figura 3. Código no sintetizable



Nótese que ambos códigos describen un mismo
proceso sincronizados con el pulso de reloj (CLK)
donde se evalúan tres condiciones necesarias para
afectar una señal (Q). Sin embargo, para este código
que sea sintetizable, es necesario que la condición en
la señal ENABLE sea descrita dentro de la condición
del evento del reloj. Cabe mencionar que la síntesis es
un proceso en donde se genera un archivo donde se
especifica qué componentes básicos se utilizan y
cómo están conectados. La síntesis automática se
aplica mejor cuando se aplica a diseños sincronizados,
es decir, en los diseños en donde todos los registros se
sincronizan bajo el pulso de un reloj aplicado de
manera global [6].

III. METODOLOGÍA PARA EL MODELADO

DE CIRCUITOS DIGITALES

El modelado de circuitos digitales en VHDL consta
básicamente de cinco pasos fundamentales para su
Simulación,
desarrollo: Análisis, Elaboración,

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Síntesis e
presentan cada una de estas fases:

Implementación. A continuación se

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A. Análisis del diseño

El modelado inicia a partir del análisis del diseño del
circuito a simular, siendo ésta la fase inicial.

B. Elaboración

Una vez que se han detectado y corregido los errores
en el diseño, entonces se procede a la especificación
del diseño en Active HDL.

C. Simulación

Al término de la fase de elaboración es posible
proceder a ejecutar
la simulación del diseño
manipulando las señales de entrada y los tiempos de
la simulación pertinentes para
la obtención de
resultados óptimos del modelo.

D. Síntesis

Mediante la aplicación de una herramienta de síntesis
es posible convertir al diseño en una abstracción de
bajo nivel.

E. Implementación

Una vez realizadas las pruebas pertinentes, es posible
hacer la implementación del diseño al hardware.

IV. INTERFAZ GRÁFICA



La interfaz gráfica de Active HDL se compone
básicamente de un explorador de diseño, un editor de
HDL y una consola, como se observa en la Figura 4.

En el explorador de diseño es posible ver el contenido
de todas las entidades, también se puede generar o
agregar archivos de VHDL de manera automática con
la opción “Add new file…” [7].

Dentro del editor de HDL es posible hacer
modificaciones directamente al código del diseño, y
en la consola se puede visualizar un resumen de cada
compilación y/o simulación.

Active HDL incorpora diferentes herramientas dentro
de su barra de menús, tales como: Compilación,
Ejecución de Macros, Asistente de Lenguaje, etc., ver
Figura 4.

Figura 4. Interfaz gráfica de Active VHDL 5.1



V. MODELADO DE CIRCUITOS USANDO

ACTIVE HDL 5.1


Active HDL 5.1 integra diferentes asistentes para la
creación de elementos VHDL, como se mencionó en
la sección II, el uso de este lenguaje implica la
definición
y
comportamiento), las cuales son incorporadas en el
diseño de circuitos.

(elementos

de

entidades

Los asistentes con que se cuentan son: el Editor de
Lenguaje Descriptivo de Hardware, el Editor de
Máquinas de Estados Finitas y el Editor de Diagramas
de Bloques. A continuación se describen cada uno de
ellos.

A. Editor de Lenguaje Descriptivo de Hardware

(HDE)

El asistente HDE (Hardware Description Language
Editor) incluido en Active HDL, es un generador de
archivos VHDL donde se describe una entidad. Una
vez que se ha elegido este editor y se le ha asignado a
un nombre, se ge