Bucle while en Verilog
Publicado por Diego (1 intervención) el 31/08/2016 18:25:17
Buenas tardes. No se si debe ir aquí la duda, pero no he encontrado un foro específico para Verilog o quizá no lo haya visto.
La duda es que me da el siguiente error al intentar compilar un módulo en verilog:
El código es el siguiente:
¿Alguien sabe a que se debe esto?, está claro que no va a realizar mas de 250 iteraciones.
Un saludo, muchas gracias.
La duda es que me da el siguiente error al intentar compilar un módulo en verilog:
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Error (10119): Verilog HDL Loop Statement error at angle.v(14): loop with non-constant loop condition must terminate within 250 iterations
El código es el siguiente:
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module angle(CLK,angulo,cuadrante,angle_frm);
input CLK;
input signed [31:0]angulo;
output reg cuadrante;
output reg signed [31:0]angle_frm;
always@(posedge CLK) begin
if (angulo > 0) begin
angle_frm <= angulo % 360; end
else if (angulo < 0) begin
angle_frm <= angulo + 360;
while (angle_frm < 0) begin
angle_frm <= angle_frm + 360; end
end
end
endmodule
¿Alguien sabe a que se debe esto?, está claro que no va a realizar mas de 250 iteraciones.
Un saludo, muchas gracias.
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