Circuitos Digitales - Programación VHDL

   
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Programación VHDL

Publicado por alex hernández (1 intervención) el 30/05/2012 18:10:42
hola a todos

Solicito ayuda para programar una aplicación en VHDL , soy nuevo en estos temas y tengo pocas hbilidades. el problema a resolver es el siguiente:

Diseñe e implemente un sistema secuencial sincrónico que consiste en un receptor serie asincrónico (UART) con salida paralelo. Se reciben 8 bits de datos y un bit de paridad, que es uno si la paridad del dato es impar (9no bit).
 El sistema recibe los datos con formato serie por el terminal Rx, recibiendo primero el LSB.
 La línea Rx cuando no hay comunicación está en UNO. El bit de START es CERO y el de STOP es UNO.
 El reloj de la comunicación NO se transmite.
 El receptor debe tener doble registro para almacenar el dato recibido de 8 bits.
 La velocidad (Baud Rate) de la comunicación es de 921600 Bauds (bits por segundo).
 CLK es el Reloj del sistema y tiene una frecuencia de 18.432 MHz.
 Cada bits es muestreado una sola vez en la mitad del tiempo de bit.
 Data es la salida de 8 bits del dato recibido.
 Se recibe un noveno bit que es la paridad de modo tal que la cantidad de unos en el dato mas la paridad siempre es par.
 La salida Rx_Rdy será uno cuando se recibe un dato y está listo para ser leído.
 Con la entrada Rd en uno por un periodo del reloj se indica al receptor que se leyó el dato recibido, es decir Rd limpia a Rx_Rdy.
 El sistema siempre que termina una recepción queda listo para la siguiente.
 Error es una salida que se activa si:
 Se recibe un segundo dato sin leer el primero.
 El bit de Stop recibido no es uno.
 La paridad no es correcta
 CLR_Error entrada que permite llevar a cero la salida Error.

Ejemplo del formato de la comunicación con el UART. La salida del transmisor si no se esta transmitiendo esta en uno y el primer bit que se transmite siempre es cero, después los 8 bits del dato y por último al menos un bit de stop.

Les agradeceria cualquier ayuda que puedan darme.

Gracias.
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