VHDL
Publicado por Bender (1 intervención) el 15/05/2006 08:42:14
Hola a tod@s !!
Alguien programa en VHDL??
Yo llevo poco tiempo haciendolo y me gustaría q alguien pudiera asesorarme en un problema q me ha salido practicando.
Estoy programando con Xilinx ISE 8.1i y al sintetizar un programa "bastante sencillo" me da un error q no soy capaz de solucionar, y me gustaría saber si alguien podría ayudarme u orientarme hacia una posible solucción.
Tengo una entidad en la que llamo a dos componentes definidos en otras entidades,
la salida de uno de ellos es la entrada del otro,
y por separado los dos componentes se sintetizan sin ningún problema.
Pero al intentarlo todo junto recibo este error:
ERROR:Xst:2035 - Port <clk> has illegal connection. Port is connected to input buffer and following ports:
Port C of instance GENERADORE/Vm_sine_1/BU14 in unit GENERADORE/Vm_sine_1 with type FDE
CPU : 60.42 / 61.38 s | Elapsed : 61.00 / 62.00 s
"GENERADORE" es el nombre de mi primer componente ( cuya salida es la entrada del otro ), y como ya he comentado antes este componente se sintetiza y se implementa sin problemas cuando va solo,
No es muy raro??
He intentado entender lo q sucede leyendo la explicación en la "ayuda a errores" q contiene el programa y preguntando a más gente pero no consigo dar con la solucción.
Agradeceria si alguien pudiera ayudarme
ADIOS!! y gracias:-)
Alguien programa en VHDL??
Yo llevo poco tiempo haciendolo y me gustaría q alguien pudiera asesorarme en un problema q me ha salido practicando.
Estoy programando con Xilinx ISE 8.1i y al sintetizar un programa "bastante sencillo" me da un error q no soy capaz de solucionar, y me gustaría saber si alguien podría ayudarme u orientarme hacia una posible solucción.
Tengo una entidad en la que llamo a dos componentes definidos en otras entidades,
la salida de uno de ellos es la entrada del otro,
y por separado los dos componentes se sintetizan sin ningún problema.
Pero al intentarlo todo junto recibo este error:
ERROR:Xst:2035 - Port <clk> has illegal connection. Port is connected to input buffer and following ports:
Port C of instance GENERADORE/Vm_sine_1/BU14 in unit GENERADORE/Vm_sine_1 with type FDE
CPU : 60.42 / 61.38 s | Elapsed : 61.00 / 62.00 s
"GENERADORE" es el nombre de mi primer componente ( cuya salida es la entrada del otro ), y como ya he comentado antes este componente se sintetiza y se implementa sin problemas cuando va solo,
No es muy raro??
He intentado entender lo q sucede leyendo la explicación en la "ayuda a errores" q contiene el programa y preguntando a más gente pero no consigo dar con la solucción.
Agradeceria si alguien pudiera ayudarme
ADIOS!! y gracias:-)
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