PDF de programación - Tema 2: Microprocesador MC68000

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Publicado el 14 de Enero del 2021
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Creado hace 15a (29/09/2005)
Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000

• - Buses de datos y direcciones
- Buses de datos y direcciones

• - Control del bus asíncrono y estado del procesador
- Control del bus asíncrono y estado del procesador

• - Control del bus síncrono
- Control del bus síncrono

• - Control del sistema
- Control del sistema

• - Terminales de petición de interrupciones
- Terminales de petición de interrupciones

• - Excepciones
- Excepciones

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Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000
Buses de datos y direcciones
Buses de datos y direcciones

- BUS DE DATOS (D15-D0) –
16bits. Triestado.
Bidireccional.

- BUS DE DIRECCIONES
(A23-A1) - 23 bits = 8 M
direcc. Físicas. Triestado.
Unidireccional.







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Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000
Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador









- #AS: Salida. Triestado. Activa en
bajo. Informa de que existe una
dirección estable en el bus de
direcciones.

- R/#W: Salida. Indica el tipo de
transferencia (lectura o escritura)

- #UDS y #LDS. Salidas. Activas
en bajo. Indican la parte del bus
de datos (mitad superior D15-D8
o mitad inferior D7-D0) que se
utiliza en los ciclos de lectura o
escritura.

- #DTACK. Entrada. Activa en
bajo. Indica el fin de un ciclo de
lectura/escritura.

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Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000
Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador









- Accesos a bytes en direcciones impares utilizan D7-D0, por tanto,
- Accesos a bytes en direcciones impares utilizan D7-D0, por tanto,
#UDS=1 y #LDS=0.
#UDS=1 y #LDS=0.

- Accesos a bytes en direcciones pares utilizan D15-D8, por tanto,
- Accesos a bytes en direcciones pares utilizan D15-D8, por tanto,
#UDS=0 y #LDS=1.
#UDS=0 y #LDS=1.

- Accesos a words, utilizan D15-D0, por tanto, #UDS=#LDS=0.
- Accesos a words, utilizan D15-D0, por tanto, #UDS=#LDS=0.

- Accesos a long words, requieren dos ciclos de words.
- Accesos a long words, requieren dos ciclos de words.

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Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000
Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador











- Estado del procesador: F2,FC1,FC0. Salidas. Informan del tipo de
ciclo de lectura/escritura que está realizando el microprocesador.

- Ciclo Supervisor/Usuario.

- Ciclo de Programa. Si accede a memoria en la fase de FETCH.

- Ciclo de Datos. Si accede a memoria en la fase de EXECUTE.

- Reconocimiento de interrupciones.

FC2
0
0
0
0
1
1
1
1

FC1
0
0
1
1
0
0
1
1

FC0
0
1
0
1
0
1
0
1

Tipo de ciclo
Indefinido

Datos de usuario

Programa de usuario

Indefinido
Indefinido

Datos de supervisor

Programa de supervisor

Reconocimiento de interrupciones

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Tema 2: Microprocesador MC68000
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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador


- Existen tres ciclos de bus:

– Ciclo de LECTURA
– Ciclo de ESCRITURA
– Ciclo de LECTURA-MODIFICACION-ESCRITURA *



- Ciclo de LECTURA
– Durante un ciclo de lectura, el procesador recibe 1 o 2 bytes

de datos por el bus

– #UDS y #LDS definen que mitad del bus se está utilizando.
– Operandos de tamaño palabra larga se requieren dos ciclos de

lectura

– En un ciclo de lectura se definen ocho estados. Cada estado se

corresponde con un nivel logico de la señal de reloj CLK.







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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S0

• Se actualizan FC2:FC0 y se pone a 1 la señal R/W#

S0 S1 S2 S3 S4 S5 S6 S7 S0





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S1

• Se colocan la dirección en el bus A23-A1.

S0 S1 S2 S3 S4 S5 S6 S7 S0





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S2

• Se activan #AS y #UDS,#LDS según corresponda.

S0 S1 S2 S3 S4 S5 S6 S7 S0





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador







- Temporización de lectura (sin estados de espera): Estado S3



S0 S1 S2 S3 S4 S5 S6 S7 S0

CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S4

• Si se recibe la activación de DTACK, se pasa al estado S5 y no se

insertan estados de espera.







CLK
FC2-FC0
A32-A1

#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 S5 S6 S7 S0

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador

- Temporización de lectura (sin estados de espera): Estado S5











CLK
FC2-FC0

A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 S5 S6 S7 S0

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S6

• Se captura el dato al final del ciclo (flanco descendente).







CLK
FC2-FC0

A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 S5 S6 S7 S0

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S7

• Se desactivan #UDS,#LDS,#AS, junto con #DATCK. El dato es

retirado del bus.







CLK
FC2-FC0
A32-A1

#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 S5 S6 S7 S0

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Control del bus asíncrono y estado del procesador
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- Temporización de lectura (sin estados de espera):



S0 S1 S2 S3 S4 S5 S6 S7 S0

CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

Tiempo de acceso

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (con estados de espera): Estado S0

• Se actualizan FC2:FC0 y se pone a 1 la señal R/W#

S0





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

16

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (con estados de espera): Estado S1

• Se colocan la dirección en el bus A23-A1.

S0 S1





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (con estados de espera): Estado S2

• Se activan #AS y #UDS,#LDS según corresponda.

S0 S1 S2





CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

18

Tema 2: Microprocesador MC68000
Tema 2: Microprocesador MC68000
Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador







- Temporización de lectura (con estados de espera): Estado S3



S0 S1 S2 S3

CLK

FC2-FC0
A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

19

Tema 2: Microprocesador MC68000
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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (sin estados de espera): Estado S4

• No se recibe la activación de DTACK, se insertan estados de

espera.







CLK
FC2-FC0
A32-A1

#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (con estados de espera): Estado SW

• Si espera a la activación de DTACK







CLK
FC2-FC0

A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 SW

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador



- Temporización de lectura (con estados de espera): Estado SW

• Si espera a la activación de DTACK







CLK
FC2-FC0

A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 SWSW

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Control del bus asíncrono y estado del procesador
Control del bus asíncrono y estado del procesador

- Temporización de lectura (con estados de espera): Estado S5











CLK
FC2-FC0

A32-A1
#UDS,#LDS
R/#W
#AS
Dato
#DTACK

S0 S1 S2 S3 S4 SWSW S5

23

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- Temporización d
  • Links de descarga
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email
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bombilla
amor
mal
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