PDF de programación - Tema 3: Procesador

Tema 3: Procesador



Índice
► Introducción
● Operaciones elementales
● Estructura de un computador elemental y sus

señales de control

● Cronogramas
● Diseño de la UC
● UC microprogramada
● Control de excepciones

Unidad de Control

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Objetivos

 Visión dinámica del computador:

● mostrar cómo se ejecutan las instrucciones
●

describir el órgano encargado de que esto se lleve a
cabo (la unidad de control)
entender esta ejecución de instrucciones mediante su
representación en el tiempo por cronogramas
 Comprender el diseño de la unidad de control

●

● Ser capaz de desglosar las instrucciones en operaciones

básicas según la estructura del computador

● Diseño de la unidad de control microprogramada

 Comprender y analizar aspectos de diseño que pueden

mejorar el rendimiento a través de mejoras en la
estructura del computador o de la UC

Unidad de Control

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1

Bibliografía

 de Miguel, P. "Fundamentos de los

computadores", Paraninfo, 2004. 9ª edición
 Patterson, D. A.; Hennessy, J. L. Computer

Organization and Design. Morgan-Kaufmann.
2011. 4ª edición

 Stallings, W. "Organización y arquitectura de

computadores", Prentice Hall, 2006, 7ª Edición

Unidad de Control

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Introducción

 Estudiaremos:

● Unidad de control:

•

Encargada de interpretar las instrucciones del programa y
gobernar la ejecución de las mismas

● Camino de datos:

•

•

Conexiones de la CPU por las que se transfieren los datos
procedentes de la memoria o registros internos, para
obtener los resultados
Debe permitir el conjunto de operaciones básicas que
precisa el repertorio de instrucciones



Organización de procesadores: ha evolucionado
●

desarrollo tecnológico
la necesidad de obtener altas prestaciones

●

Unidad de Control

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2

Esquema básico del computador Von Neumann.

Componentes

Unidad de Control

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Introducción

 Funciones de la CPU:

1. Ejecuta instrucciones (función básica)

•

Lectura, decodificación, e interpretación de las instrucciones

• Generación de órdenes para la ejecución

• Secuenciamiento de las instrucciones

(decidir cuál es la siguiente a ejecutar)

2. Resuelve situaciones anómalas

(desbordamiento, operación no válida, error de paridad, etc)

3. Controla la comunicación con periféricos

Unidad de Control

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3

DireccionesDatosCPUControlUnidad de E/SMemoriaPrincipal Introducción

 Entradas y salidas de la UC:

● Entradas:

• Registro de Instrucción: CO, MDs

• Reloj: registro contador de fases

• Registro de estado

• Señales de control externas (E/S, Mem, )

● Salidas

• Todas las señales de control que permiten

realizar cada una de las instrucciones máquina:
internas y externas (E/S, Mem)

Unidad de Control

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Introducción

Reloj

CLK

Contador fases

RI

UC

S. Control
externas

Reg. Estado

Señales de control

Figura Entradas y salidas de la UC.

Unidad de Control

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4

Introducción



Reloj: tren de pulsos caracterizado por su periodo

T

Reloj

●
●

●

señales de control: siempre sincronizadas con el reloj
Define el tiempo de cada operación.
• Memoria: tiempo de lectura y escritura

•

ALU: tiempo de operación

CAMINO CRÍTICO: camino de máximo retardo entre un origen y un
destino. Depende de los dispositivos que tengan que atravesar las
señales.

Ej: si f=100 MHz

T= 10 ns y conviene que una operación aritmética se realice en un tiempo
algo menor que 10 ns
¿Y Mem?

Unidad de Control

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Introducción

Ciclo de lectura

Pasos

1

2

Reloj

FAR

Address

MEMRQ

RD

Data

FReg

Se supone AR
siempre disponible en
el bus de direcciones
de memoria

1. dirección  AR

2. M(AR)  Reg; lectura

lectura: MEMRQ y RD
Reg o (DR)

>Tacc

Figura . Temporización de la lectura en memoria

Unidad de Control

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.

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Introducción

Ciclo de escritura

Pasos

1

2

Reloj

FAR

FDR

Address

Data

MEMRQ

WR

AR y DR disponibles
en buses de dir y dat

1. dirección  AR

2. dato  DR

3. DR  M(AR) ; escritura

escritura: MEMRQ y WR

dirección

dato

>Tacc

Figura . Temporización de la escritura en memoria

Unidad de Control

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.

Introducción

Ciclos de lectura y escritura (en Mem): ciclo de BUS


implica un acceso al exterior a la CPU
●
●
suele durar más de 1 ciclo de reloj

durante ese tiempo sólo la CPU puede acceder a los buses
(ningún periférico)



Reloj

Bus

CPU

dir/datos

Figura . Ciclo de bus

Unidad de Control

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Introducción

Evaluación del rendimiento


Supóngase los tiempos de ejecución:

Acceso a memoria: 8 ns

ALU y sumadores: 2 ns
Acceso a registros: 1 ns



¿Cúal de las siguientes realizaciones será más rápida?
● Una en la que cada instrucción se ejecuta en un ciclo de
tamaño fijo (cada instrucción tarda lo que tardaría la más
lenta).

● Una realización donde cada instrucción se ejecuta en un ciclo

de longitud variable (cada instrucción tarda únicamente lo
necesario)



¿De qué dependería la duración del periodo de reloj?

Unidad de Control

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Unidad de Control

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Índice
● Introducción
► Operaciones elementales
● Estructura de un computador elemental y sus

señales de control

● Cronogramas
● Diseño de la UC
● UC microprogramada
● Control de excepciones

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Operaciones Elementales

 Las fases de ejecución ayudan a simplificar el

diseño de la UC.

Ej: fetch común a todas las instrucciones

 Funcionamiento del computador durante la
ejecución de un programa consiste en una
sucesión de ciclos de instrucción

Unidad de Control

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Operaciones Elementales

 OPERACIONES ELEMENTALES (microoperaciones):

operaciones (realizables directamente por el hardware)
en que la UC divide cada una de las fases de ejecución
de una instrucción



Las operaciones elementales se realizan por la UC
mediante la activación de señales de control

 Cada microoperación dura un ciclo de reloj

(excepto la Mem)

 Se pueden simultanear en el tiempo, cuidando:

● Orden prestablecido
● Conflictos en los elementos Hw

Unidad de Control

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8

Operaciones Elementales

 Tipos:

● De transferencia

Llevan información de ORIGEN a DESTINO

● De proceso

Llevan información de ORIGEN a DESTINO, pero

ésta pasa por operador

Unidad de Control

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Operaciones Elementales

 OE de transferencia

●

Llevan información de un ORIGEN a un DESTINO
1. Establecer camino físico entre salida de origen y entrada de

destino

2. Enviar señal al destino para que tome la información
Ej: Transferencia a través de un bus de dos registros C → D

Reloj

TC

FRD

Unidad de Control

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BusTBTCTDTARARBRCRDFRAFRBFRCFRD Operaciones Elementales

 OE de proceso

●

Funcionamiento similar a la transferencia, pero la información de
ORIGEN se pasa por un operador que la procesa en su camino al
DESTINO

Ej: Operación en la ALU con registros

A+C → D

Reloj

XX

XY

OP

TALU

FRD

X+Y

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Operaciones Elementales

 Reglas de agrupación de moperaciones

● Respetar orden prestablecido de algunas acciones

Ej: antes de leer, guardar dirección en AR

● Evitar conflictos en el mismo recurso físico

un dispositivo no puede estar en dos estados diferentes al
mismo tiempo

Ej: conflicto en bus (dos op. elem. intentan usar el mismo bus);

memoria no puede leer y escribir al mismo tiempo

●

La información debe guardarse en algún sitio: ORIGEN y
DESTINO deben poder almacenar información (reg o mem)

Unidad de Control

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BusMux. YXYXX12TALUMux. XOP12RARBRCRDFRAFRBFRCFRDEstadoOperador Unidad de Control



Índice
● Introducción
● Operaciones elementales
► Estructura de un computador elemental y sus

señales de control

● Cronogramas
● Diseño de la UC
● UC microprogramada
● Control de excepciones

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Estructura de Computador Elemental y sus

señales de control

Unidad de Control

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Estructura de Computador
Elemental y sus señales de

control

Unidad de Control

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Unidad de Control



Indice
● Introducción
● Operaciones elementales
● Estructura de un computador elemental y sus

señales de control

► Cronogramas
● Diseño de la UC
● UC microprogramada
● Control de excepciones

Unidad de Control

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12

AMux.FESTEstado RECompa-radorRITIXETEFRI= 0< 0Desbord.AcarreoInterr. .Inhib. Int.Núcl./Usu. Bus de Datos InternoTRMTMUnidaddeControlRFOsciladorRelojPODA DB OP XX XY ........Control de E/SSeñales de ControlTDTRDBus de Dir InternoMux. YXY1234FLMFEMTPTSPCFDDFPFSSPRMRelojBanco deRegistrosA'TATRABCRMux. XXXOP123DBDARAFRAEstadoR0R3R1R4R2R5R6R7OperadorBus de DirTIBus de Datos 29

13

AMux.FESTEstado RECompa-radorITIXETEFI= 0< 0Desbord.AcarreoInterr. .Inhib. Int.Núcl./Usu. Bus de DatosTRMTMUnidaddeControlRFOsciladorRelojPODA DB OP XX XY ........Control de E/SSeñales de ControlMemoriaPrincipalTDTRDBus de DireccionesMux. YDirección ContenidoXY1234FLMFEMTPTSLECMPCFDDFPFSSPRM 04B4 5447 04B6 7B35RelojBanco deRegistrosA'TATRABCRMux. XXXOP123DBDARAFRAEstadoR0R3R1R4R2R5R6R7Operador003CAMux.FESTEstado RECompa-radorITIXETEFI= 0< 0Desbord.AcarreoInterr. .Inhib. Int.Núcl./Usu. Bus de DatosTRMTMUnidaddeControlRFOsciladorRelojPODA DB OP XX XY ........Control de E/SSeñales de ControlMemoriaPrincipalTDTRDBus de DireccionesMux. YDirección ContenidoXY1234FLMFEMTPTSLECMPCFDDFPFSSPRM 04B4 5447 04B6 7B35RelojBanco deRegistrosA'TATRABCRMux. XXXOP123DBDARAFRAEstadoR0R3R1R4R2R5R6R7Operador003CTPPCD04B404B4Bus de Direcciones04F2Prepara la lectura instrucciónSe prepara: D PC2 30

31

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AMux.FESTEstado RECompa-radorITIXETEFI= 0< 0Desbord.AcarreoInterr. .Inhib. Int.Núcl./Usu. Bus de DatosTRMTMUnidaddeControlRFOsciladorRelojPODA DB OP XX XY ........Control de E/SSeñales de ControlMemoriaPrincipalTDTRDBus de DireccionesMux. YDirección ContenidoXY1234FLMFEMTPTSLECMPCFDDFPFSSPRM 04B4 5447 04B6 7B35RelojBanco deRegistrosA'TATRABCRMux. XXXOP123DBDARAFRAEstadoR0R3R1R4R2R5R6R7Operador003CTPPCFDD04B404B404B4Bus de Direcciones04F2Se realiza: D PCPrepara la lectura instrucciónOsciladorRelojRF3Se incrementa RF: RF RF + 1AMux.FESTEstado RECompa-radorITIXETEFI= 0< 0Desbord.AcarreoInterr. .I