PDF de programación - VHDL - Lenguaje para descripción y modelado de circuitos

Lenguaje para descripci
on y modelado de circuitos

VHDL

Ingenier
a Inform
atica

Fernando Pardo Carpio

cFernando Pardo Carpio,
 de octubre de


Pr
ologo

Los apuntes que se contienen en las pr
oximas p
aginas corresponden a parte primera de
la asignatura de Tecnolog
a Inform
atica que se imparte en el segundo curso de la carrera
de Ingenier
a Inform
atica de la Universidad de Valencia. Se trata de una asignatura
optativa y cuatrimestral con un total de . cr
editos te
oricos y
. pr
acticos.

El objetivo de la asignatura es familiarizar al alumno con el ujo de dise~no de
circuitos electr
onicos, desde su especicaci
on hasta su realizaci
on. Este ujo comienza
con la explicaci
on de las principales herramientas y metodolog
as para la descripci
on
del dise~no. Se pasa por explicar algunos conceptos de simulaci
on tanto digital como
el
ectrica, y se termina por presentar dos formas en que pueden acabar los dise~nos
electr
onicos: circuitos integrados y circuitos impresos. Para cubrir estos objetivos el
curso se ha dividido en cuatro materias si bien las dos
ultimas vienen unidas en una
unica parte que es la de realizaci
on. Estas cuatro materias son:
Lenguajes de descripci
on hardware En esta materia, que corresponde a la parte
de descripci
on de circuitos, se analizan las diferentes formas de denir y describir
circuitos. El tema principal de esta materia es el lenguaje VHDL.

Simulaci
on Esta materia cubre los conceptos b
asicos de simulaci
on y comprobaci
on

de circuitos tanto digitales como anal
ogicos.

Microelectr
onica Ya en la parte de realizaci
on la primera materia es la de micro-
electr
onica donde se explican los procesos de fabricaci
on de circuitos integrados
prestando especial atenci
on al proceso CMOS.

Circuitos Impresos Por
ultimo se explica el proceso de fabricaci
on de circuitos im-
presos o PCBs Printed Circuit Boards revisando las diferentes posibilidades
tecnol
ogicas tanto de encapsulados como de tolerancia al ruido, etc.

Los objetivos del curso, es decir, recorrer todo el ujo de dise~no desde la denici
on
del problema hasta su realizaci
on pr
actica, son extremadamente extensos por lo que
en el curso se da prioridad a unos temas dejando otros para ser explicados en otras
asignaturas dentro del programa general de la carrera de Ingenier
a Inform
atica, y m
as
particularmente de la l
nea de optatividad del
area de arquitectura y tecnolog
a de los
computadores.

Considerando los contenidos de otras asignaturas dentro de la carrera, y tambi
en las
actuales tendencias y demandas de la industria y el dise~no hardware, se ha optado por
hacer hincapi
e en los lenguajes de descripci
on hardware. Es por estas razones que una
gran parte del curso est
a dedicada al lenguaje VHDL como lenguaje de especicaci
on de
circuitos tanto para s
ntesis como para la realizaci
on de modelos de simulaci
on, siendo
esta parte la que se recoge en estos apuntes.

Fernando Pardo, en Valencia, Octubre de


i

ii

Pr
ologo

Ingenier
a Inform
atica

Universidad de Valencia


Indice General


Metodolog
a de dise~no


.
Concepto de herramientas CAD-EDA . . . . . . . . . . . . . . . . . . .

. Dise~no Bottom-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. Dise~no Top-Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

..
Ventajas del dise~no Top-Down . . . . . . . . . . . . . . . . . . .
Ingenier
a concurrente
. . . . . . . . . . . . . . . . . . . . . . . . . . .


.

 Descripci
on del dise~no

.
Captura de esquemas . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. Generaci
on de s
mbolos . . . . . . . . . . . . . . . . . . . . . . . . . . .
. Dise~no modular . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. Dise~no jer
arquico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. El netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
..
El formato EDIF . . . . . . . . . . . . . . . . . . . . . . . . . .
.. Otros formatos de Netlist
. . . . . . . . . . . . . . . . . . . . .
.. Ejemplo de diferentes Netlist . . . . . . . . . . . . . . . . . . . .

 Introducci
on al lenguaje VHDL

.
El lenguaje VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
.
.
VHDL describe estructura y comportamiento . . . . . . . . . .
. Ejemplo b
asico de descripci
on VHDL . . . . . . . . . . . . . . . . . . .

 Elementos sint
acticos del VHDL

.
Operadores y expresiones . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. Tipos de datos
..
Tipos escalares
. . . . . . . . . . . . . . . . . . . . . . . . . . .
.. Tipos compuestos . . . . . . . . . . . . . . . . . . . . . . . . . .
Subtipos de datos . . . . . . . . . . . . . . . . . . . . . . . . . .
..
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. Atributos
. . . . . . . . . . . . . .
. Declaraci
on de constantes, variables y se~nales
. Declaraci
on de entidad y arquitectura . . . . . . . . . . . . . . . . . . .

 Ejecuci
on concurrente

.
Ejecuci
on concurrente y ejecuci
on serie . . . . . . . . . . . . . . . . . .
. Descripci
on comportamental RTL . . . . . . . . . . . . . . . . . . . . .
. Estructuras de la ejecuci
on concurrente RTL . . . . . . . . . . . . . . .

 Descripci
on serie comportamental abstracta

.
Diferencias entre variable y se~nal
. . . . . . . . . . . . . . . . . . . . .
. Estructuras de la ejecuci
on serie . . . . . . . . . . . . . . . . . . . . . .

 Poniendo orden: subprogramas, paquetes y librer
as

.
Subprogramas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
.
.
Declaraci
on de procedimientos y funciones . . . . . . . . . . . .




























































iii

iv

Indice General

Sobrecarga de operadores

.
. Llamadas a subprogramas . . . . . . . . . . . . . . . . . . . . .
.
.
. . . . . . . . . . . . . . . . . . . . .
. Librer
as, paquetes y unidades . . . . . . . . . . . . . . . . . . . . . . .
..
Paquetes: PACKAGE y PACKAGE BODY . . . . . . . . . . . . . . . .
.. Conguraci
on: CONFIGURATION . . . . . . . . . . . . . . . . . .

 VHDL para simulaci
on

.
.
Retrasos inerciales y transportados

.
Los retrasos y la simulaci
on . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . .
. Descripci
on de un banco de pruebas . . . . . . . . . . . . . . . . . . . .
. Noticaci
on de sucesos . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . .

..
Procesos pasivos

VHDL para s
ntesis

.
Restricciones en la descripci
on . . . . . . . . . . . . . . . . . . . . . . .
. Construcciones b
asicas . . . . . . . . . . . . . . . . . . . . . . . . . . .
..
Descripci
on de l
ogica combinacional . . . . . . . . . . . . . . . .
.. Descripci
on de l
ogica secuencial
. . . . . . . . . . . . . . . . . .


Conceptos avanzados en VHDL


.
Buses y resoluci
on de se~nales . . . . . . . . . . . . . . . . . . . . . . . .

. Descripci
on de m
aquinas de estados . . . . . . . . . . . . . . . . . . . .



Utilizaci
on del lenguaje VHDL



.
Errores m
as comunes usando VHDL . . . . . . . . . . . . . . . . . . . .


. Ejemplos para simulaci
on y s
ntesis . . . . . . . . . . . . . . . . . . . .


..
El bot
on . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .


.. Los sem
aforos . . . . . . . . . . . . . . . . . . . . . . . . . . . .


.. El ascensor
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .


.. La memoria ROM . . . . . . . . . . . . . . . . . . . . . . . . . .


.. El microprocesador . . . . . . . . . . . . . . . . . . . . . . . . .


.. La lavadora . . . . . . . . . . . . . . . . . . . . . . . . . . . . .


.. El concurso . . . . . . . . . . . . . . . . . . . . . . . . . . . . .


.. El pin-ball . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .


. Ejercicios propuestos . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Bibliograf
a

Indice de Materias

























































Ingenier
a Inform
atica

Universidad de Valencia


Indice de Figuras


.
Flujo de dise~no para sistemas electr
onicos y digitales
. . . . . . . . . .

. Metodolog
a de dise~no Bottom-Up . . . . . . . . . . . . . . . . . . . . .

. Metodolog
a de dise~no Top-Down . . . . . . . . . . . . . . . . . . . . .

.
Ejemplo de esquema para su descripci
on Netlist

. . . . . . . . . . . . .

.
Esquema del ejemplo b
asico en VHDL . . . . . . . . . . . . . . . . . . .

.
Las librer
as y las unidades que la componen . . . . . . . . . . . . . . .

.
Flujo de simulaci
on por eventos en VHDL . . . . . . . . . . . . . . . .
. Retrasos inerciales y transportados
. . . . . . . . . . . . . . . . . . . .

















.
Figura del ejercicio de la lavadora . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . .


. Figura del ejercicio del microondas


. Figura del ejercicio de la m
aquina de caf
e
. . . . . . . . . . . . . . . .











v

vi

Indice de Figuras

Ingenier
a Inform
atica

Universidad de Valencia

Cap
tulo


Metodolog
a de dise~no


.
Concepto de herramientas CAD-EDA

En su sentido m
as moderno, CAD dise~no asistido por ordenador, del ingl
es Computer
Aided Design signica proceso de dise~no que emplea sosticadas t
ecnicas gr
acas de
ordenador, apoyadas en paquetes de software para ayuda en los problemas anal
ticos,
de desarrollo, de coste y ergon
omicos asociados con el trabajo de dise~no.

En principio, el CAD es un t
ermino asociado al dibujo como parte principal del
proceso de dise~no, sin embargo, dado que el dise~no incluye otras fases, el t
ermino CAD
se emplea tanto como para el dibujo, o